- d-MatrixがRaptor XPUをNVIDIA基盤に接続するためNVLink Fusionを採用
- 市販Ethernet比でXPU間レイテンシ3分の1、XPUあたり帯域3 TB/sと説明
- 提供時期や価格は原文に記載がなく、MGX準拠ラックでの共通利用を想定
d-Matrixの採用発表
AI推論向けチップを手がけるd-Matrixは2026年9月10日、次世代の推論プロセッサ「Raptor XPU」をNVIDIAのAIインフラ基盤に接続するため、NVIDIAのNVLink Fusionを採用すると発表した。NVLink Fusionは、他社の独自XPUやCPUをNVIDIAのスケールアップ接続やMGXラック設計、AIファクトリー基盤に組み込むための仕組みである。d-Matrixは、この仕組みを採用するエコシステムパートナーの一角に加わったことになる。
d-Matrixの共同創業者兼CEOであるSid Sheth氏は、前日に行われたプレスブリーフィングで、推論の需要は急増しているが資本・時間・エネルギーは有限だと述べた。同氏は、NVLink FusionとMGXによってRaptor XPUを広く導入されている液冷アーキテクチャに統合でき、顧客は超低レイテンシ推論をより速く低リスクに展開・拡張できると説明している。
カスタムXPU展開の課題
NVIDIAの説明によれば、XPUを作ること自体は最初の一歩にすぎず、AIファクトリー規模で展開するにはネットワーク、ラック設計、電力、冷却、ソフトウェア、実績のある供給網をそろえる必要がある。チップの調達、高速インターフェースの統合、スケールアップ接続の検証、ラック設計と認証といった各工程が、それぞれ時間とコスト、リスクを積み上げていく。NVLink Fusionは、こうした工程をゼロから構築せずにNVIDIAの実績ある基盤へ直接接続できるようにするものだと位置づけられている。
d-MatrixはNVLink Fusionの採用により、MGXエコシステムの検証済みラック設計や供給網、電力・冷却設備を利用できる。NVIDIAは、共通のラックを標準化すればデータセンターを一度構築するだけでGPU、CPU、XPUを支えられ、プロセッサの種類ごとに別のラック構成を用意せずに済むと説明している。推論用の専用チップを導入したい事業者にとって、設備側の設計を大きく変えずに済む方向の提案だとみられる。
性能と参加パートナー
性能面では、NVLink Fusionは市販のEthernetと比べてXPU間レイテンシが3分の1、パケットレートが10倍とされ、第6世代NVLinkによってXPUあたり3 TB/sの全対全帯域が得られると説明されている。対応するCPUアーキテクチャはArm、x86、RISC-Vで、NVIDIA GPUと併用できる。パートナーにはd-Matrixのほか、AWS、Arm、Intel、Fujitsu、SiFive、Alchip、Astera Labs、GUC、Marvell、MediaTek、Samsung、Cadence、Synopsys、Ayar Labs、Lightmatterが名を連ねている。
d-MatrixはNVLinkを使い、自社のXPUを単一の高帯域・低レイテンシなスケールアップドメインに接続する計画を示している。あわせてNVIDIA Vera CPU、ConnectX-9 SuperNIC、BlueField-4 DPU、Spectrum-X Ethernetを取り込む予定で、GPUベースのVera Rubin NVL72と並べて分離型の推論を動かせる構成を想定している。NVIDIAはこうした組み合わせを、用途ごとに適した演算器を同じAIファクトリー内で選べる「セミカスタムAIファクトリー」という考え方で説明している。
不明点と注意点
一方で、提供時期や価格、日本国内での入手性については原文に記載がない。NVIDIAはフルスタックのAIファクトリー基盤として、Vera Rubin NVL72、Groq 3 LPX、Vera CPUラック、Vera BlueField-4 STXストレージ、Spectrum-6 SPX Ethernetを挙げ、あらゆるAIワークロードを同じ基盤で動かせる設計だと説明しているが、具体的な導入スケジュールは示されていない。d-MatrixのRaptor XPUが開発のどの段階にあるのかも明らかにされていない。
また、レイテンシや帯域の数値はいずれもNVIDIAの説明に基づく比較であり、第三者による検証結果は原文では示されていない。カスタムシリコンの企業が自前でラック規模のインフラを構築するのではなく、既存のAIファクトリー基盤に接続する道を選ぶ動きとして読めるが、実際の導入効果は出荷後の事例を待つ必要がある。
| 項目 | NVLink Fusion | 市販Ethernet |
|---|---|---|
| XPU間レイテンシ | 市販Ethernet比で3分の1 | 比較の基準 |
| パケットレート | 市販Ethernet比で10倍 | 比較の基準 |
| XPUあたり全対全帯域 | 3 TB/s(第6世代NVLink) | 記載なし |
NVLink Fusion provides the interconnect, rack architecture, software and supply chain; the partner focuses on differentiated silicon.
NVLink Fusionはインターコネクト、ラックアーキテクチャ、ソフトウェア、サプライチェーンを提供し、パートナーは差別化されたシリコンに集中できる。
今後の見通し
d-Matrixは今後、NVLinkに加えてVera CPU、ConnectX-9 SuperNIC、BlueField-4 DPU、Spectrum-X Ethernetを組み合わせた構成を具体化していくとみられる。ただし原文には製品の提供時期や検証結果、量産体制が示されておらず、どの段階で顧客が実際に導入できるようになるかは明らかでない。判断材料としては、Raptor XPUの出荷時期と構成の詳細、MGX準拠ラックへの対応状況、発表済みパートナーの採用が実際の展開にどこまで進むかが挙げられる。NVIDIAが示した性能値が第三者環境で再現されるかも、導入検討の際に確認したい点になる。
日本の開発者・IT企業にとっての意味
日本のIT企業や開発者にとっての意味は、AIデータセンターの設計単位がプロセッサ単体からラック単位へ移りつつある点にある。NVIDIAはMGXラックを共通の器として、GPUだけでなくCPUや他社XPUも同じ電力・冷却・ネットワーク構成で載せられると説明している。自社で推論基盤を組む企業にとっては、特定ベンダーのチップに固定されずにワークロードごとに演算器を選べる余地が広がる可能性がある。一方、NVLink Fusionは現時点でパートナー企業が自社シリコンを接続するための仕組みであり、一般の開発者が直接購入できる製品として説明されているわけではない。国内のデータセンター事業者にとっては、液冷前提のラック標準と供給網に乗るかどうかが調達判断の論点になるとみられる。
気になる点
- d-MatrixのRaptor XPUは日本で入手できるのか。
- 原文には提供地域や時期、販売チャネルに関する記載がなく、国内での提供可否は現時点では公表されていない。ラックはMGX準拠の共通設計とされ、GPU・CPU・XPUを同じ設備で扱えることが想定されている。国内での利用可否は今後の発表を待つ必要がある。
- 既存のEthernetベースのクラスタから移行できるのか。
- 原文では、NVLink Fusionは市販Ethernet比でXPU間レイテンシが3分の1、パケットレートが10倍と説明されている。ただし既存構成からの移行手順や互換性、必要なソフトウェア変更については触れられておらず、現時点では判断材料が不足している。
- 導入コストはどのくらいかかるのか。
- 原文に価格やライセンス条件の記載はない。Sheth氏は資本・時間・エネルギーが有限だと述べ、低リスクかつ短期間で展開できる点を利点として挙げているが、金額の目安は示されていない。コスト比較には実際の導入事例の公開が必要になる。
用語解説
- NVLink Fusion
- 他社の独自XPUやCPUを、NVIDIAのNVLink接続やMGXラック設計、AIファクトリー基盤に組み込むためのNVIDIAの仕組み。
- XPU
- GPUやCPUに限らず、特定用途向けに設計されたプロセッサの総称。ここではd-Matrixの推論用チップRaptorを指す。
- MGX
- NVIDIAが提唱するラック規模のサーバーアーキテクチャ。GPUやCPU、XPUを共通のラック設計で搭載することを狙う。
- スケールアップ/スケールアウト
- スケールアップは少数のチップを高帯域・低レイテンシで密に接続する方式。スケールアウトは多数のノードをネットワークで横に広げる方式。
- DPU
- ネットワークやストレージの処理をCPUから肩代わりするデータ処理専用プロセッサ。NVIDIA BlueFieldシリーズが代表例。
- 分離型推論(disaggregated inference)
- 推論処理を複数の計算資源に分けて実行する構成。原文ではRaptor XPUとNVIDIA GPUベースのシステムを並べて動かす想定が示されている。
出典
d-Matrix Adopts NVIDIA NVLink Fusion for Rack-Scale XPU Deployment
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